IMEC发布纳米线FET技术瞄准7nm工艺节点

发布时间:2022年08月25日
       特别是,

该研究所在 2016 年 VLSI Technology and Circuits Symposium 2016 上发表了一种电路, 该电路使用堆叠的无结垂直纳米线, 可以生产比横向晶体管更小的纳米线。研究报告中描述了这种横向和垂直配置的无结晶体管, 预计将成为逻辑、缩放单元和应用的候选技术。尽管目前仍主要是平面结构, 但由于成本和使用光刻技术进一步缩放 2 芯片的限制, 预计该行业将过渡到垂直和 3 结构。表示通过堆叠垂直组件, 预计将显着缩放。
       从几年前开始, 芯片生产逐渐转向围绕芯片通道的三道门。环绕式栅极据称可实现优化的静电控制, 从而实现 5-under-5 缩放。
       此外, 由于无结元件可以简化一些工艺步骤, 因此也长期以来一直受到研究领域的关注。于 2016 年推出, 控制纳米线掺杂和纳米线尺寸之间的关系可以优化性能。
       值得注意的是, 特别是对于这些组件在模拟和应用中的原始性能, 类似的速度和电压增益, 我们发现它也可以通过反向模式米电缆来实现。
       还注意到电压切换期间参数的变化, 以及可以在用于横向芯片的相同 300 直径晶片上创建垂直纳米线结的证明。已经提出了一种新颖的单元设计, 它具有两个垂直堆叠的无结垂直纳米线, 两者都具有相同的通道掺杂, 将每比特的面积减少多达 39%。用于高级逻辑研究是与其主要项目合作伙伴一起进行的, 包括英特尔、美光、海力士、三星、台积电、华为、高通等。显然认为,

纳米线可以在 7 点钟推出, 并立即展示其优势;但是, 这种变化通常非常缓慢, 甚至可能需要数年时间。在最近在布鲁塞尔举行的一次技术论坛上, 工艺技术高级副总裁指出, 当从 10 过渡到 7 时, 电压缩放带来的性能增益小于 30%, 频率增益也小于 15 %;而 7 纳米线材组件则有望将功耗提升 44%, 性能提升约 20%。表示这种性能增益类似于过渡到 5 缩放。